Ingeniero Principal de Diseño Físico

• Experiencia en nodos tecnológicos avanzados (p. ej., 7nm, 5nm, 3nm).

• Sólidas habilidades de comunicación multidisciplinar y liderazgo para impulsar el cierre a nivel de chip entre los equipos de RTL, STA, DFT y packaging.

• Vasta experiencia en el layout de múltiples diseños de núcleos de alto rendimiento instanciados.

• Excelentes habilidades de gestión de clientes.

• Trayectoria demostrada en la definición y realización de formación de alto nivel para los miembros junior del equipo de PD, desarrollando orgánicamente la capacidad del equipo.

• Capacidad demostrada para la resolución de problemas bajo presión con enfoque en la calidad, la responsabilidad y la entrega puntual.

• Mentorizar y guiar a los ingenieros de PD a nivel de bloque en las mejores prácticas de metodología y flujo.

• Revisarás y aprobarás los entregables de diseño físico a nivel de bloque antes de la integración.

• Liderar sesiones de depuración y discusiones técnicas para problemas de cierre.

• Capaz de generar confianza mediante una comunicación abierta y transparente

• Fiable y dedicado a cumplir las promesas y compromisos

• Capaz de estar alerta ante riesgos y cambios.

• Capacidad para trabajar bajo presión con sólidas habilidades organizativas y de resolución creativa de problemas

• Mentalidad positiva, demuestra los valores de Aion Silicon y adopta y promueve la cultura de Aion.

• Autoorganización y capacidad para responder rápidamente a los cambios de prioridades con excelentes habilidades de gestión del tiempo.

• Más de 10 años de experiencia en diseño físico con experiencia práctica demostrada en la entrega de tres o más proyectos de Full-Chip Floorplanning & Integration

• Capacidad para crear el floorplan a partir del documento de especificaciones del chip.

• Creación de floorplan a nivel de chip (colocación de macros, anillo de IO, alineación de bloques).

• Integración de diseño jerárquico y plano.

• Colocación de pines de bloque, planificación de canales y optimización de la relación de aspecto.

• Integración de Pads e IO

• Integrar celdas de pad, estructuras ESD y anillos de IO en el layout de nivel superior.

• Asegurar que los bumps de señal y potencia se alineen correctamente con las ubicaciones de los pads y los bloques de IO.

Diseño y planificación de la red de potencia (PG).

Implementación de dominios de voltaje múltiple y power gating.

Análisis y optimización de IR drop y electromigración (EM).

Definir el pitch de los bumps, el patrón (array, escalonado, periférico) y la distribución de potencia/señal.

Trabajar con los equipos de packaging e integridad de potencia para alinear las ubicaciones de los bumps con el ball-out del paquete y los requisitos de PDN.

Diseño y optimización de árboles de reloj multinivel y multidominio.

Experiencia en diferentes técnicas de CTS multipunto (por ejemplo: fish bone, H-Tree) para una mejor optimización de skew, latencia y jitter.

Técnicas de reloj de bajo consumo (clock gating, mesh trees).

Optimización de la colocación de celdas estándar para timing y congestión.

Routing de full-chip y de nivel superior (global y detallado).

Mitigación de problemas de crosstalk, antena e integridad de la señal.

Posee y gestiona el presupuesto de timing de todo el chip a través de bloques jerárquicos: definición, asignación y validación de restricciones de timing para asegurar un cierre de timing consistente y convergente a nivel de SoC.

Static Timing Analysis (STA) para el cierre de setup/hold.

Timing ECOs (dimensionamiento de celdas, buffering, re-routing).

Gestión del timing de interfaz entre múltiples bloques de diseño.

Preparación de datos de tapeout y documentación.

Comprobaciones DRC, LVS y ERC.

Extracción de parásitos (RCX) y correlación con STA.

Sign-off para IR/EM, ruido y fiabilidad.

Generación y validación de GDSII/OASIS.

Cumplimiento de las reglas de la fundición (gestión de decks DRC/LVS).

Preparación de datos de tapeout y documentación.

• Conocimiento esencial de herramientas EDA con flujos de Synopsys (p. ej., design compiler, ICC2, Fusion Compiler, ICV, Primetime, StarRC) y/o Cadence (Genus, Innovus, Tempus, Voltus, etc.) y flujos de Mentor Calibre

Atributos

Capaz de generar confianza mediante una comunicación abierta y transparente.

• Fiable y dedicado a cumplir las promesas y compromisos.

• Capacidad para trabajar bajo presión con sólidas habilidades organizativas y de resolución creativa de problemas.

• Mentalidad positiva, demuestra los comportamientos de Aion y adopta y promueve la cultura de Sondrel

• Autoorganización y capacidad para responder rápidamente a los cambios de prioridades con excelentes habilidades de gestión del tiempo.

• Jugador de equipo con capacidad para guiar y mentorizar a los miembros más junior del equipo.

• Motivado y capaz de trabajar por iniciativa propia con excelente atención al detalle.

• Apasionado y comprometido con la entrega de un alto estándar de trabajo.

• Resiliente y siempre encuentra la manera de tener éxito.

Aion Silicon está construyendo activamente una reserva de ingenieros con talento para futuras oportunidades, y nos encantaría conocer a profesionales cualificados que sientan pasión por el Physical Design.

El Full Chip Physical Design (PD) Expert es responsable de gestionar todo el proceso de implementación física de un System-on-Chip (SoC) o ASIC complejo, desde la entrega inicial del diseño (RTL o netlist) hasta el sign-off final para fabricación (GDSII). Este puesto exige una profunda experiencia en todos los aspectos del flujo de diseño físico y la capacidad de liderar decisiones técnicas a nivel de chip.

• Demostrar cercanía con el cliente mediante una comunicación clara y centrada en el cliente, resolución de problemas y entregas que superen las expectativas, desarrollando este enfoque con el equipo.

• Asumir la propiedad y la responsabilidad de la actividad de full-chip asignada y cumplir con las tareas diarias.

• Participar activamente en compromisos sociales y crear una cultura de reconocimiento para recompensar el éxito y mejorar la colaboración.

• Asumir la responsabilidad de la mentorización / coaching del equipo de PD que trabaja en bloques y formarlos en actividades de PnR y sign-off de full-chip.

• Fomentar una cultura de delegación adecuada y de intercambio de conocimientos.

• Apoyar la contratación para alcanzar el número de empleados previsto, con el fin de abordar las brechas de habilidades y capacidades actuales y futuras dentro del equipo, participando activamente en las entrevistas.

• Coordinar y comunicarse con equipos multidisciplinares en la definición de estrategias/planes de Physical Design.

• Responsable de supervisar y asesorar a los Physical Design Engineering Managers en el desarrollo de sus subordinados directos.

• Mantenerse al día con los avances de ingeniería relevantes en el campo y asegurar que Aion Silicon se mantenga a la vanguardia de las tecnologías, metodologías y procesos de diseño de última generación utilizados en la industria.

• Coordinar la representación de Aion Silicon en universidades, conferencias y ferias comerciales, y presentar artículos técnicos