Ingeniero Líder de RTL SoC

Si tienes un permiso de trabajo preexistente para España (residencia permanente en España o cualquier pasaporte de la UE) y crees que tienes las habilidades adecuadas para este puesto, ¡ponte en contacto con Ane @ IC Resources con tu CV y una hora para una llamada!

SoC Top RTL Lead Engineer

Buscamos un SoC Top RTL Lead Engineer experimentado y altamente cualificado para hacerse responsable del diseño RTL de nivel superior de nuestros System-on-Chips (SoCs) de alto rendimiento. Este es un puesto de liderazgo técnico práctico en el que liderarás la integración de subsistemas en el top del SoC, definirás arquitecturas críticas como clock, reset, power e IO, e impulsarás el proceso de diseño desde la especificación hasta el tape-out.

Como SoC Top RTL Lead Engineer, desempeñarás un papel fundamental guiando a un equipo de ingenieros, garantizando la excelencia en el diseño y actuando como el principal punto de contacto para el diseño de nivel superior entre los equipos de arquitectura, verificación y diseño físico.

Responsabilidades

Responsabilidad del nivel superior del SoC: Liderar la integración de clusters de CPU, subsistemas e IP de terceros en el RTL de nivel superior del SoC

Liderazgo de equipo: Mentorear y guiar a un equipo de ingenieros de RTL, planificar y priorizar su trabajo, y establecer estándares de diseño y mejores prácticas

Arquitectura de Reset: Definir e implementar la arquitectura de reset del SoC, incluyendo dominios de reset, secuenciación y sincronización

Arquitectura de Clock: Diseñar e implementar la arquitectura de clock del SoC, incluyendo topologías de clock, generación y distribución

Infraestructura de Power: Desarrollar la infraestructura de potencia para múltiples dominios de potencia, incluyendo estrategias de aislamiento y secuenciación de encendido (power-on)

Distribución de señales: Planificar y gestionar la distribución de señales a través del SoC, abordando la propagación de retardos y la integridad de la señal

Interfaces externas: Definir y gestionar las interfaces del chip con componentes externos, incluyendo pads, IOs y celdas tecnológicas de bajo nivel como tri-state buffers, con un enfoque en la protección ESD

Cierre de diseño: Hacerse responsable del cierre de lint, CDC y RDC en el nivel superior del SoC e impulsar la definición de la intención de potencia UPF

Colaboración entre equipos: Actuar como interfaz técnica con los equipos de arquitectura, verificación, DFT y diseño físico, asegurando que el SoC avance sin contratiempos hacia el tape-out

Oportunidad de trabajar en una de las scale-ups de semiconductores deep-tech más prometedoras de Europa

Desarrollo profesional acelerado con exposición a tecnologías de vanguardia como confidential computing, aislamiento de memoria y seguridad de software

Modalidad de trabajo flexible: 4 días por semana en la oficina de Barcelona (centro de la ciudad) y 1 día trabajando desde casa

Una semana de trabajo desde cualquier lugar del mundo

Paquete de compensación competitivo

Un entorno colaborativo, técnico y orientado al crecimiento que valora la responsabilidad directa y el pensamiento claro

Si te apasiona liderar el diseño de SoCs de alto rendimiento y prosperas en un entorno dinámico e innovador, te animamos a que solicites esta emocionante oportunidad.