Ingeniero Sénior de Verificación Formal

· Máster en un campo relevante

· Mínimo 5 años de experiencia en el campo relevante de la Verificación Formal

· Un profundo conocimiento de la verificación formal, incluyendo aplicaciones, verificación de algoritmos, protocolos y la aplicación de la verificación formal a nivel de SoC

· Haber realizado contribuciones significativas en el uso de la verificación formal y ser capaz de guiar el desarrollo de la verificación formal hacia nuevas áreas

· Herramientas formales, System Verilog, SV Assertions y Assumptions, habilidades de scripting

· Aplicaciones en herramientas formales (Low power, X-prop, Connectivity checking, Register Map Verification)

· Depuración de diseño, búsqueda profunda de errores (Deep bug hunting)

· Conocimientos de diseño de CPU, NoC/Interconnect, controladores de memoria, cachés

• La oportunidad de construir una plataforma de despliegue de IA en la nube que impulsará la próxima generación de sistemas de IA.

• Un entorno colaborativo, orientado a la innovación, con una autonomía y responsabilidad significativas.

• Modelo de trabajo híbrido con horarios flexibles.

• La oportunidad de unirse a una de las empresas más ambiciosas de Europa en la intersección de la IA y la ingeniería de silicio.

• Puesto basado en Barcelona, abierto a otras ubicaciones europeas como Roma (Italia)

Buscamos ingenieros excepcionales listos para dar forma al futuro de la infraestructura de IA. Si te entusiasma la construcción de plataformas de despliegue de IA escalables y nativas de la nube, nos encantaría conocerte.

En Openchip & Software Technologies S.L., creemos que un equipo diverso e inclusivo es la clave para las ideas innovadoras. Fomentamos un entorno de trabajo donde todos se sientan valorados, respetados y empoderados para alcanzar su máximo potencial, independientemente de su raza, género, etnia, orientación sexual o identidad de género.

Como Senior Formal Verification Engineer, contribuirás a definir y liderar la estrategia de verificación formal para nuestros sistemas.

· Trabajar estrechamente con los arquitectos de sistemas y el equipo de diseño para establecer el entorno y la configuración de la verificación formal

· Guiar el uso de la verificación formal para que se utilicen las técnicas formales correctas de manera apropiada para mejorar la eficiencia de la verificación a nivel de IP y SoC

· Contribuir a definir las Metodologías de Verificación Formal

· Elaborar planes de prueba a nivel de IP, de subsistema y de chip basados en los documentos de diseño y la interacción con los equipos de diseño y arquitectura

· Escribir y depurar aserciones de System Verilog

· Analizar los datos de cobertura y trabajar con los equipos de diseño para abordar los huecos de cobertura

· Contribuir al desarrollo de un marco de trabajo para la ejecución de regresiones y la depuración de fallos en las regresiones

· Apoyar la integración del diseño en subsistemas de nivel superior, incluyendo la planificación de pruebas, la entrega de vectores de prueba y la depuración de vectores de prueba a nivel de integración

· Habilidades de scripting/automatización para mejorar los flujos de trabajo junto con el uso de las técnicas de IA más avanzadas

· Participar en las revisiones de proyectos

· Proporcionar supervisión/orientación a otros miembros del equipo

· Capacidad de trabajo en equipo, capaz de trabajar con múltiples culturas tanto de forma presencial como remota

· La autonomía y la flexibilidad son obligatorias