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35 ofertas abiertas


Esta oferta se escribió originalmente en inglés.
Experiencia industrial de más de 8 años
Conocimientos de memorias DDR o HBM. Experiencia demostrada en el diseño y/o integración de controladores de memoria.
Experiencia en el protocolo AXI.
Dominio del diseño RTL utilizando Verilog o VHDL
Experiencia con Timing y Timings Constraints
Experiencia con pruebas básicas a nivel de bloque
Máster o Doctorado
Conocimientos de lenguajes de scripting (Python, Perl, Bash, TCL).
Conocimientos de metodología y herramientas de control de versiones (git, svn).
Conocimientos de conceptos y protocolos de coherencia.
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