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Ingeniero de Verificación Sénior - LSU y Caché de Datos

Híbrido en Barcelona·Añadida hace 1 mes (comprobada el 3 nov)

Semidynamics

35 ofertas abiertas

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Nuestro resumen

Modalidad: Híbrido, Barcelona
Inglés: Obligatorio
Experiencia: 5+ años
Formación: Titulación universitaria

Habilidades

Esta oferta se escribió originalmente en inglés.

Requisitos

Qué buscan

Grado/Máster en EE/CE/CS, más de 5 años en verificación funcional de ASIC.
Sólida experiencia en SystemVerilog/UVM; arquitectura de testbench práctica
Comprensión profunda de los subsistemas de memoria: jerarquías de caché, TLBs, modelos de consistencia de memoria, pipelines de carga/almacenamiento
Es obligatorio tener conocimientos de la ISA RISC-V y de la especificación privilegiada
Es obligatorio tener conocimientos de AMBA AXI4, AXI5Lite y CHI
Experiencia con verificación basada en cobertura y gestión de regresiones
Depuración de fallos complejos de RTL utilizando herramientas de formas de onda (Verdi/DVE o similares)

Se valorará

Experiencia en verificación formal (JasperGold o similares) aplicada al ordenamiento/coherencia de memoria
Conocimientos de arquitectura de CPU y pipeline de ejecución de memoria
Experiencia previa específicamente en verificación de LSU, caché o controlador de memoria
Experiencia con modelos de memoria RISC-V, ARM o x86
Scripting (Python/Perl) para infraestructura de verificación y automatización de regresiones
Experiencia previa como líder de equipo o mentoría
Plataformas de emulación (Veloce, ZeBu)
Familiaridad con técnicas de fuzzing (AFL++)
Conocimientos de testbenches en SystemC/C++

Salario y beneficios

Qué ofrecen

Trabaja en una de las scale-ups de semiconductores deep-tech más prometedoras de Europa.
Trayectoria de desarrollo acelerada.
4 días a la semana en la oficina de Barcelona (centro de la ciudad), 1 día de teletrabajo.
1 semana de trabajo desde cualquier parte del mundo.
Paquete competitivo.
Un entorno colaborativo, técnico y orientado al crecimiento que valora la responsabilidad directa y el pensamiento claro.

El puesto

Resumen del puesto
Responsable de la verificación de la Load/Store Unit, la caché de datos y las interfaces de bus para un núcleo de CPU/GPU; el bloque que gestiona el ordenamiento de memoria, la generación de direcciones, la interacción caché/TLB, el forwarding y la gestión de excepciones. Contribuir a impulsar la LSU desde el congelamiento del RTL hasta el sign-off de calidad de tapeout.

Responsabilidades

Qué harás

Definir y ser responsable del plan de verificación de la LSU: cobertura funcional, plan de pruebas, checkers y criterios de cierre
Construir/ampliar componentes de testbench UVM para la LSU (drivers, monitors, scoreboards, modelos de memoria)
Desarrollar pruebas dirigidas y de aleatoriedad restringida (constrained-random) que cubran el store-to-load forwarding, el ordenamiento de memoria (modelo RISC-V WMO), cargas especulativas, accesos vectoriales, accesos desalineados/divididos, excepciones/fallos y riesgos de pipeline
Impulsar la verificación formal para propiedades de ordenamiento/coherencia donde la cobertura de simulación sea débil
Depurar fallos de RTL/testbench en colaboración con diseño; realizar el triaje y encontrar la causa raíz
Realizar el seguimiento y cierre de la cobertura funcional/de código; informar del estado de la verificación a los responsables del programa
Mentorear a ingenieros de verificación junior; revisar el código del testbench y los planes de pruebas
Interactuar con los responsables de arquitectura, diseño y DV de otras unidades para resolver problemas entre unidades.

Soft Skills esenciales

Una mentalidad adversaria y de búsqueda de brechas —pregunta instintivamente "¿quién comprueba esto realmente?"— y una relación colaborativa con todo el núcleo.
Comunicación clara entre los equipos de DV, diseño y software; redacta planes de verificación que otros puedan seguir.