Como Low Power Verification Lead, desempeñarás un papel clave para garantizar la integridad de la intención de bajo consumo a lo largo del ciclo de vida del diseño. Serás responsable del signoff con VCLP, asegurando una convergencia fluida entre las etapas de RTL, síntesis y diseño físico para diseños jerárquicos.
Responsabilidades principales
- Comprender las especificaciones de bajo consumo y escribir UPF para diseños jerárquicos
- Validar la arquitectura de bajo consumo, las restricciones UPF y la intención en múltiples dominios.
- Depurar fallos de VCLP, incluidos los problemas derivados del clock gating, la retención, el aislamiento y los
level shifters - Garantizar la convergencia del UPF a lo largo de la síntesis, el place-and-route y los ciclos de ECO
- Trabajar en estrecha colaboración con los equipos de RTL, síntesis, DFT y diseño físico para resolver problemas de
bajo consumo - Desarrollar scripts de automatización y mejorar la metodología para el sign-off con VCLP
Competencias técnicas
- Grado o máster en Ingeniería Eléctrica/Electrónica o disciplina afín
- Más de 7 años de experiencia en metodologías de bajo consumo y verificación estática de bajo consumo con
VCLP
- Sólida comprensión de los conceptos de diseño de bajo consumo (UPF) y sus metodologías
- Experiencia en síntesis, optimización de netlists y depuración de equivalencia
- Dominio de lenguajes de scripting como TCL, Python o Perl
- Experiencia con flujos VCLP a nivel de subsistema jerárquico
Cualificaciones deseables
- Familiaridad con conceptos de DFT y el impacto del scan en el UPF y las comprobaciones UPF
- Conocimiento de las interacciones entre STA y diseño físico que afectan al UPF
El éxito en este puesto se traduce en
- Un sign-off con VCLP sin incidencias
- Tiempos de respuesta rápidos en la depuración y resolución de problemas de VCLP/UPF
- Metodologías VCLP robustas y escalables entre proyectos
- Una sólida colaboración entre equipos que garantice una convergencia fluida del diseño