Ingeniero Líder de STA y Síntesis

• Paquete competitivo.

Buscamos un/a Ingeniero/a Lead de STA & Synthesis con experiencia práctica en síntesis lógica, análisis de tiempos estático, cierre de tiempos y optimización de diseño. El candidato ideal tendrá una sólida experiencia en optimización PPA, análisis de tiempos MMMC, restricciones SDC, implementación de ECO y verificación formal de equivalencia, con capacidad para trabajar en estrecha colaboración con los equipos de RTL, DFT y Physical Design. El candidato será responsable de dirigir las actividades de síntesis y sign-off de tiempos desde RTL hasta la implementación, identificar los cuellos de botella de tiempos y entregar diseños optimizados que cumplan los objetivos de Potencia, Rendimiento y Área (PPA).

Responsabilidades principales

1. Síntesis lógica y optimización PPA

• Realizar síntesis física de RTL a puertas para diseños digitales complejos.
• Optimizar los resultados de síntesis para objetivos de Potencia, Rendimiento y Área (PPA).
• Analizar los informes de síntesis e identificar oportunidades de mejora en tiempos, área y
  potencia.
• Trabajar con los diseñadores de RTL para resolver problemas relacionados con la síntesis y mejorar la calidad del RTL.
• Dar soporte a los flujos de síntesis en diseños a nivel de bloque y a nivel superior.

2. Desarrollo y gestión de restricciones

• Desarrollar, revisar, validar y depurar restricciones de tiempos SDC para diseños a nivel de bloque y a nivel superior.
• Definir y mantener restricciones para los modos funcional, scan y DFT.
• Gestionar definiciones de reloj, relojes generados, relaciones de reloj, restricciones de E/S, false paths,
  multicycle paths y case analysis.
• Depurar problemas de tiempos relacionados con las restricciones y garantizar la completitud y
  corrección de las restricciones.

3. Análisis de tiempos estático y sign-off

• Realizar análisis de tiempos estático (STA) en escenarios Multi-Corner Multi-Mode (MMMC).
• Dirigir el sign-off de tiempos para las comprobaciones de setup, hold, recovery, removal y clock-gating.
• Analizar rutas críticas, violaciones de tiempos, interacciones de reloj y cuellos de botella del diseño.
• Comprender y tener en cuenta los efectos de skew, jitter, latencia, incertidumbre y variación del reloj.
• Realizar análisis de tiempos en modos funcional y DFT/scan.
• Dar soporte y depurar problemas de tiempos relacionados con CDC en colaboración con los equipos de RTL/CDC.
• Comprensión técnica de las condiciones PVT y su aplicación en el análisis de tiempos.

4. Cierre de tiempos y ECO

• Identificar rutas de tiempos críticas y desarrollar estrategias eficaces para el cierre de tiempos.
• Generar, implementar y validar ECOs de tiempos y funcionales.
• Analizar el impacto de los ECOs en tiempos, área, potencia y funcionalidad.
• Trabajar en estrecha colaboración con los equipos de Physical Design/P&R para resolver problemas de tiempos posteriores a la colocación y al enrutado.
• Dar soporte a la síntesis, implementación y optimización de tiempos iterativas hasta el sign-off.

Habilidades técnicas

• Más de 7 años de experiencia práctica en síntesis y STA.
• Comprensión profunda de los conceptos de tiempos.
• Sólido conocimiento del análisis de tiempos MMMC y de las metodologías de sign-off.
• Experiencia en desarrollo y depuración de restricciones SDC.

Herramientas y metodologías

• Fusion compiler, Primetime, primetime constraints checker, formality, VCLP.
• Flujo de síntesis física y STA en nodos tecnológicos de 3nm e inferiores.
• Análisis de tiempos: zero wireload y con backannotation de parásitos o SDF.

• 4 días a la semana en la oficina de Barcelona (centro de la ciudad), 1 día de teletrabajo.
• 1 semana de trabajo desde cualquier lugar del mundo.